?臺積電5nm投資進(jìn)程加速
文章導(dǎo)讀：晶圓代加工龍頭品牌臺積電第③季法人說明會將于17日亮相，由總裁魏哲家及新一任財務(wù)長黃仁昭一同組織。臺積電2019年資本性支出保持在110億美元高標(biāo)準(zhǔn)，市場預(yù)測將焦聚5奈米大融資計劃，涉及Fab 18廠第1期于2020年3月之后進(jìn)到量產(chǎn)，第2期及第3期產(chǎn)量建置會在明、后2年完成任務(wù)并投入量產(chǎn)，2022年全產(chǎn)量投片下5納米晶圓年產(chǎn)量將逾100萬片經(jīng)營規(guī)模。
機(jī)器設(shè)備從業(yè)者推估臺積電2020年資本性支出將上看120～130億美元，其關(guān)鍵項目投資是5nm極紫外光（EUV）產(chǎn)量建置，且2021年資本性支出將因Fab 18廠3nm項目運(yùn)行而不斷提高。
法人比較看好涉及廠務(wù)工程廠漢唐、可再生晶圓廠昇陽半及中砂、EUV光罩盒廠商登、晶圓測試卡廠精測、硅晶圓廠環(huán)球晶、測試服務(wù)廠宜特及閎康等臺積電大聯(lián)盟同伴直接受益。
臺積電5nm可說是集技術(shù)之大成。其7nm升級版（N7+）已採用EUV微影技術(shù)量產(chǎn)，因已踏過新技術(shù)應(yīng)用學(xué)習(xí)，5nm導(dǎo)入到EUV速度加速且良率提高適用預(yù)計。與7奈米制程相比，5nm晶片相對密度提升80％，在相同運(yùn)算效率下可降低15％功耗，在相同功耗下可提升30％運(yùn)算效率。而且，5nm也第1次選用極低臨界電流電壓（ELVT）電晶體的超低功耗設(shè)計，在ELVT運(yùn)算下仍可以提高升25％運(yùn)算效率。
其次，臺積電會在5nm量產(chǎn)后1年發(fā)布5nm升級版（N5+），與5nm制程相比，在相同功耗下可再提高7％運(yùn)算效率，或在相同運(yùn)算效率下可再降低15％功耗。N5+制程將在2020年第1季開始試生產(chǎn)，2021年進(jìn)到量產(chǎn)。
臺積電亦會在5nm制程時代，配搭發(fā)布3D芯片封裝制程，以順應(yīng)企業(yè)客戶在高xiao率運(yùn)算及5G等應(yīng)用要求，當(dāng)中包含同樣晶片規(guī)格及製程的晶圓疊加晶圓封裝、芯片疊加在晶圓上的系統(tǒng)優(yōu)化單芯片封裝等2大主軸。業(yè)界比較看好臺積電3D芯片疊加封裝預(yù)案，可以優(yōu)化多條十分毗鄰的異構(gòu)小芯片并保證更好的系統(tǒng)效率。
據(jù)法人預(yù)測，臺積電將5nm是7nm之后重大結(jié)點(diǎn)，在芯片相對密度、運(yùn)算效率、降低功耗等各層面提高均有明顯效益，涉及蘋果、華為海思、超微、賽靈思（Xilinx）、英偉達(dá)（NVIDIA）、博通等大客戶都要委由臺積電量產(chǎn)5納米芯片或處理器，至于高通5nm訂單預(yù)計也將重回臺積電投片。
本文來源：工商時報
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普樂斯從2011年開始涉足半導(dǎo)體行業(yè)至今已有8年，在光刻膠去除、打線即W/B前清洗和塑封即Molding前活化等工藝方面積累了較為豐富的等離子表面處理經(jīng)驗，合作客戶接近20家，我們正努力成為半導(dǎo)體封裝領(lǐng)域的等離子表面處理工藝解決方案服務(wù)商。等離子表面處理過的樣品包括：硅晶圓、玻璃基板、陶瓷基板、IC載板、銅引線框架等。如果您想要了解更多關(guān)于產(chǎn)品的詳細(xì)內(nèi)容或在設(shè)備使用中有疑問，歡迎點(diǎn)擊普樂斯的在線客服進(jìn)行咨詢，或者直接撥打全國統(tǒng)一服務(wù)熱線400-816-9009，普樂斯恭候您的來電！
法人比較看好涉及廠務(wù)工程廠漢唐、可再生晶圓廠昇陽半及中砂、EUV光罩盒廠商登、晶圓測試卡廠精測、硅晶圓廠環(huán)球晶、測試服務(wù)廠宜特及閎康等臺積電大聯(lián)盟同伴直接受益。
臺積電5nm可說是集技術(shù)之大成。其7nm升級版（N7+）已採用EUV微影技術(shù)量產(chǎn)，因已踏過新技術(shù)應(yīng)用學(xué)習(xí)，5nm導(dǎo)入到EUV速度加速且良率提高適用預(yù)計。與7奈米制程相比，5nm晶片相對密度提升80％，在相同運(yùn)算效率下可降低15％功耗，在相同功耗下可提升30％運(yùn)算效率。而且，5nm也第1次選用極低臨界電流電壓（ELVT）電晶體的超低功耗設(shè)計，在ELVT運(yùn)算下仍可以提高升25％運(yùn)算效率。
臺積電亦會在5nm制程時代，配搭發(fā)布3D芯片封裝制程，以順應(yīng)企業(yè)客戶在高xiao率運(yùn)算及5G等應(yīng)用要求，當(dāng)中包含同樣晶片規(guī)格及製程的晶圓疊加晶圓封裝、芯片疊加在晶圓上的系統(tǒng)優(yōu)化單芯片封裝等2大主軸。業(yè)界比較看好臺積電3D芯片疊加封裝預(yù)案，可以優(yōu)化多條十分毗鄰的異構(gòu)小芯片并保證更好的系統(tǒng)效率。
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